本專題將奈米電子技術分為CMOS微縮技術及新式元件，CMOS微縮技術又可分為傳統微縮關鍵技術及新型CMOS技術。傳統微縮關鍵技術如奈米微影技術、銅導線製程、Low-k材料、及High-k閘極介電層；新型CMOS技術如矽絕緣層（SOI）、應變矽（Strained Si）、及雙閘極結構；奈米尺度下量子效應所運用技術如自旋電子元件、單電子元件、奈米探管元件、及奈米探管場發射顯示器。

====章節目錄====
第一章 緒論…1-1
　　第一節 研究緣起…1-1
　　第二節 研究範圍…1-3
　　第三節 研究方法…1-6
　　　　一、初級資料…1-6
　　　　二、次級資料…1-6
　　第四節 研究架構…1-7
第二章 傳統微縮關鍵技術發展…2-1
　　第一節 奈米微影技術…2-1
　　　　一、背景說明…2-1
　　　　二、技術趨勢…2-2
　　　　三、技術關鍵問題…2-4
　　　　四、先進廠商動態及發展現況…2-7
　　　　五、技術發展評析…2-9
　　第二節 銅導線製程技術…2-11
　　　　一、背景說明…2-11
　　　　二、技術趨勢…2-13
　　　　三、技術關鍵問題…2-16
　　　　四、先進廠商動態及發展現況…2-18
　　　　五、技術發展評析…2-19
　　第三節 Low-k 材料…2-23
　　　　一、背景說明…2-23
　　　　二、技術趨勢…2-23
　　　　三、技術關鍵問題…2-27
　　　　四、先進廠商動態及發展現況…2-29
　　　　五、技術發展評析…2-30
　　第四節 High-k 閘極介電層…2-33
　　　　一、背景說明…2-33
　　　　二、技術趨勢…2-34
　　　　三、技術關鍵問題…2-37
　　　　四、先進廠商動態及發展現況…2-40
　　　　五、技術發展評析…2-41
第三章 新型結構技術發展…3-1
　　第一節 絕緣層上矽(Silicon on Insulator；SOI) …3-1
　　　　一、背景說明…3-1
　　　　二、技術趨勢…3-3
　　　　三、技術關鍵問題…3-7
　　　　四、先進廠商動態及發展現況…3-7
　　　　五、技術發展評析…3-11
　　第二節 應變矽…3-14
　　　　一、背景說明…3-14
　　　　二、技術趨勢…3-15
　　　　三、技術關鍵問題…3-17
　　　　四、先進廠商動態及發展現況…3-18
　　　　五、技術發展評析…3-20
　　第三節 雙閘極結構…3-22
　　　　一、背景說明…3-22
　　　　二、技術趨勢…3-23
　　　　三、技術關鍵問題…3-28
　　　　四、先進廠商動態及發展現況…3-28
　　　　五、技術發展評析…3-29
第四章 新式元件技術發展…4-1
　　第一節 自旋電子元件…4-1
　　　　一、背景說明…4-1
　　　　二、技術趨勢…4-2
　　　　三、技術關鍵問題…4-5
　　　　四、先進廠商動態及發展現況…4-7
　　　　五、技術發展評析…4-8
　　第二節 單電子元件…4-10
　　　　一、背景說明…4-10
　　　　二、技術趨勢…4-11
　　　　三、技術關鍵問題…4-15
　　　　四、先進廠商動態及發展現況…4-17
　　　　五、技術發展評析…4-18
　　第三節 奈米碳管元件…4-20
　　　　一、背景說明…4-20
　　　　二、技術趨勢…4-22
　　　　三、技術關鍵問題…4-24
　　　　四、先進廠商動態及發展現況…4-25
　　五、技術發展評析…4-28
第五章 全球奈米電子技術研發投資現況…5-1
　　第一節 美國…5-1
　　　　一、NNI…5-1
　　　　二、EUV LLC …5-3
　　第二節 日本…5-5
　　　　一、STARC…5-5
　　　　二、EUVA …5-6
　　　　三、Nplan-21 …5-8
　　第三節 其它國家…5-10
　　　　一、歐盟…5-10
　　　　二、南韓…5-10
　　　　三、中國大陸…5-11
　　第四節 我國…5-13
　　　　一、奈米國家型科技計畫(奈米電子技術方面) ..…5-13
　　　　二、奈米電子共同實驗室使用者聯盟…5-14
　　　　三、65 奈米研發聯盟…5-15
第六章 我國奈米電子技術發展現況…6-1
　　第一節 產業界…6-1
　　　　一、台積電(TSMC) …6-1
　　　　二、聯電(UMC) …6-4
　　第二節 研發機構…6-8
　　　　一、工研院電子所(Electronics Research & Service Organization；ERSO) …6-8
　　　　二、國家奈米元件實驗室(National Nano DeviceLaboratories；NDL)…6-11
　　　　三、中央研究院…6-16
　　第三節 學術界…6-17
第七章 我國的機會與策略…7-1
　　第一節 奈米微影技術…7-2
　　　　一、193 奈米微影技術…7-2
　　　　二、193 奈米微影濕浸式技術…7-2
　　　　三、157 奈米微影技術…7-3
　　　　四、EUV…7-4
　　　　五、EPL…7-5
　　第二節 銅導線製程技術…7-6
　　第三節 低介電材料技術…7-7
　　第四節 High-k 閘極介電層…7-9
　　第五節 絕緣層上矽…7-10
　　第六節 應變矽…7-11
　　第七節 雙閘極結構…7-12
　　第八節 自旋電子元件…7-13
　　　　一、MRAM …7-13
　　　　二、自旋電晶體…7-13
　　第九節 單電子元件…7-15
　　第十節 奈米碳管元件…7-16
第八章 結論與建議…8-1
　　第一節 結論…8-1
　　　　一、產業界多採用聯盟的方式以分散研發投資風險…8-1
　　　　二、新材料的導入將會增加製程整合的困難度…8-1
　　　　三、不同材料與技術的選擇將會對半導體廠商造成極大影響…8-2
　　　　四、研發新式元件以延續摩爾定律…8-2
　　第二節 建議…8-4
　　　　一、由研發機構或學術界進行評估Low-k 及High-k等新材料…8-4
　　　　二、開發MRAM 利基型產品以創造新市場….…8-4
　　　　三、奈米微影技術採用技術快速跟隨者的策略...…8-5
　　　　四、研發機構和學術界參與新式元件前瞻技術研發…8-6

====表目錄====
表2-1 ITRS 微影技術預測…2-4
表2-2 Intel 微影技術導入計畫與ITRS 技術預測的比較…2-9
表2-3 鋁導線與銅導線的物理特性比較…2-13
表2-4 各種沈積銅薄膜技術比較…2-15
表2-5 原子之間的極化值…2-24
表2-6 ITRS 閘極介電層EOT 預測…2-36
表2-7 高介電係數閘極介層之相關研究結果…2-44
表3-1 我國矽晶圓材料市場價格…3-12
表3-2 2000 年晶圓成本…3-21
表5-1 NNI 各機構之研發領域…5-2
表5-2 NNI 研究預算(2003~2004 年) …5-2
表6-1 台積電微影技術藍圖…6-1
表6-2 台積電銅導線製程技術藍圖…6-2
表6-3 台積電低介電材料技術藍圖…6-2
表6-4 台積電High-k 閘極介電層技術藍圖…6-3
表6-5 台積電絕緣層上矽技術藍圖…6-3
表6-6 UMC 微影技術藍圖…6-5
表6-7 UMC 低介電材料技術藍圖…6-6
表6-8 UMC High-k 閘極介電層技術藍圖…6-6
表6-9 UMC 絕緣層上矽技術藍圖…6-7
表6-10 我國學術界奈米微影技術研究計畫…6-17
表6-11 我國學術界銅導線製程技術研究計畫…6-17
表6-12 我國學術界低介電材料研究計畫…6-18
表6-13 我國學術界High-k 閘極介電層研究計畫…6-19
表6-14 我國學術界絕緣層上矽研究計畫…6-20
表6-15 我國學術界應變矽研究計畫…6-20
表6-16 我國學術界自旋電子元件研究計畫…6-21
表6-17 我國學術界單電子元件研究計畫…6-21
表6-18 我國學術界單電子元件研究計畫…6-22
表7-1 奈米電子技術的商業化時程…7-1

====圖目錄====
圖1-1 特徵尺寸定義…1-4
圖1-2 奈米電子技術研究範圍…1-5
圖1-3 本專題研究架構…1-7
圖2-1 光學微影技術流程圖…2-2
圖2-2 EUV 機台示意圖…2-5
圖2-3 EUV 光罩結構圖…2-6
圖2-4 EPL 回散射效應…2-7
圖2-5 不同線寬世代之積體電路延遲時間圖…2-12
圖2-6 銅製程與低介電材料為0.13 微米製程所帶來的利益…2-12
圖2-7 傳統鋁導線與銅導線鑲入式製程流程的比較…2-14
圖2-8 銅連線雙鑲入式(Dual Damascene)製程…2-14
圖2-9 電鍍銅系統示意圖…2-16
圖2-10 半導體技術Hype Cycle 圖…2-17
圖2-11 全球銅製程導入半導體廠商狀況…2-19
圖2-12 半導體晶圓尺寸變遷…2-20
圖2-13 邏輯元件製程步驟趨勢…2-20
圖2-14 缺陷密度學習週期圖…2-22
圖2-15 加入空氣成為多孔隙材料的介電值變化…2-25
圖2-16 低介電材質的特性要求…2-27
圖2-17 銅導線之雙鑲入結構圖…2-28
圖2-18 氧化層厚度與閘極長度關係圖…2-34
圖2-19 MOS 元件結構(介電常數愈高者，介電層愈厚) …..…2-36
圖2-20 閘極介電材料技術發展藍圖…2-36
圖2-21 高介電材料的臨界電壓與閘極電壓圖…2-38
圖2-22 存在矽晶與高介電層二氧化鉿之間的低介電界面層…..…2-39
圖3-1 寄生雙載子效應…3-2
圖3-2 高能離子穿透Bulk 和SOI 元件造成離子化的情形…3-2
圖3-3 建立在磊晶矽底材的CMOS 電晶體…3-3
圖3-4 採渠溝隔離設計的CMOS 元件…3-4
圖3-5 SOI 元件結構…3-5
圖3-6 Bulk Si、PD SOI 與FD SOI 結構示意圖…3-5
圖3-7 SOI 表現於輸出特性的糾結效應…3-6
圖3-8 半導體廠商導入SOI 元件量產時程…3-8
圖3-9 Soitec 營收狀況…3-10
圖3-10 Ibis 營收狀況…3-10
圖3-11 SOI 晶圓需求量預測…3-11
圖3-12 ITRS 未來Emerging Technology 預測藍圖…3-15
圖3-13 應變矽晶格結構…3-16
圖3-14 國際上Strained Si 技術發展趨勢…3-17
圖3-15 國際上Strained Si 技術發展趨勢…3-22
圖3-16 雙閘極電晶體結構…3-24
圖3-17 FinFET 之結構立體圖…3-26
圖3-18 FinFET 元件家族…3-27
圖3-19 三閘極電晶體結構圖…3-28
圖4-1 Fe/Cr 巨磁阻多層膜之磁阻…4-3
圖4-2 差異性自旋散射示意圖…4-3
圖4-3 穿隧式磁阻效應示意圖…4-4
圖4-4 MRAM 儲存機制示意圖…4-5
圖4-5 SET 元件結構示意圖…4-11
圖4-6 SET 電流的特性圖…4-12
圖4-7 SET 的能階及電子穿隧…4-13
圖4-8 SWNT 與MWNT 結構示意圖…4-21
圖4-9 SWNT 不同的幾何結構…4-22
圖4-10 奈米碳管場效電晶體元件…4-24
圖4-11 SWNT 兩端加固定電壓Burn-out，留下半導性的CNT .....…4-26
圖4-12 具有分離式閘極的CNT-FET 元件上視圖…4-27
圖4-13 沿著電場方向成長CNT …4-28
圖5-1 EUV LLC 研究開發體制…5-3
圖5-2 EUV LLC 研究開發時程…5-4
圖5-3 EUVA 研發時程…5-7
圖5-4 EUV 微影系統市場值…5-7
圖5-5 奈米國家型科技計畫內容架構…5-13